量子计算硬件的工程化落地，远不止"把比特数做大"这么简单。波粒二象量子（北京）科技有限公司在近期的产品迭代中，围绕相干时间、门保真度与读出效率三个核心指标，重新梳理了从芯片设计到测控系统的全链路技术方案。以下内容来自产品中心内部技术文档的公开部分。

超导量子芯片的耦合架构选择

当前主流方案在固定耦合与可调耦合之间各有取舍。波粒二象量子（北京）科技有限公司的产品线采用可调耦合器（Tunable Coupler）架构，通过独立控制相邻两个Transmon量子比特之间的有效耦合强度，将ZZ串扰压制到200 kHz以下。这意味着在执行单比特门操作时，邻近比特的频率偏移可以忽略不计——对中等规模量子处理器来说，这是保真度能否突破99.9%的关键分水岭。

测控脉冲的校准策略

硬件架构确定之后，实际操作中的难点转移到了脉冲层面。DRAG脉冲的β参数需要针对每个比特单独标定，而芯片上不同位置的比特由于制备工艺的微小偏差，最优β值可能相差15%以上。团队采用的做法是：

• AllXY实验做粗校准，快速定位脉冲幅度的大致范围
• Ramsey干涉精调相位参数，消除泄漏到|2⟩态的误差
• 重复性交叉验证，每24小时自动重跑一次校准流程

这套流程将单比特门保真度稳定在99.95%以上，双比特CZ门保真度达到99.7%。

读出效率的工程优化

读出环节往往被低估。传统方案使用单一谐振腔耦合，SNR在约50个光子注入时趋于饱和。产品中心引入了行波参量放大器（TWPA）作为前置放大级，将噪声温度从约5K降至接近量子极限的0.5K附近。实测数据显示，读出保真度从96.2%提升至99.1%，单次读出时间缩短至280ns。

这些指标最终反映在系统层面：波粒二象量子（北京）科技有限公司当前交付的20比特原型机，随机线路采样（XEB）保真度达到每周期99.4%，已具备运行浅层量子线路的能力。技术路线图显示，下一阶段将重点攻关表面码纠错所需的高连通度架构。